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ADSP-21371 / ADSP-21375
SPI Interface—Master
The processor contains two SPI ports. Both primary and sec-
ondary are available through DPI only. The timing provided in
Table 37 and Table 38 applies to both.
Table 37. SPI Interface Protocol—Master Switching and Timing Specifications
Parameter
Min
Max
Unit
Timing Requirements
t SSPIDM
t HSPIDM
Data Input Valid To SPICLK Edge (Data Input Setup Time)
SPICLK Last Sampling Edge To Data Input Not Valid
8.2
2
ns
ns
Switching Characteristics
t SPICLKM
t SPICHM
t SPICLM
t DDSPIDM
t HDSPIDM
t SDSCIM
t HDSM
t SPITDM
Serial Clock Cycle
Serial Clock High Period
Serial Clock Low Period
SPICLK Edge to Data Out Valid (Data Out Delay Time)
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
DPI Pin (SPI Device Select) Low to First SPICLK Edge
Last SPICLK Edge to DPI Pin (SPI Device Select) High
Sequential Transfer Delay
8 × t PCLK – 2
4 × t PCLK – 2
4 × t PCLK – 2
4 × t PCLK – 2
4 × t PCLK – 2
4 × t PCLK – 2
4 × t PCLK – 1
2.5
ns
ns
ns
ns
ns
ns
ns
ns
DPI
(OUTPUT)
SPICLK
(CP = 0,
CP = 1)
(OUTPUT)
t SDSCIM
t SPICHM
t SPICLM
t SPICLKM
t HDSM
t SPITDM
MOSI
(OUTPUT)
t DDSPIDM
t HDSPIDM
CPHASE = 1
t SSPIDM
t HSPIDM
t SSPIDM
t HSPIDM
MISO
(INPUT)
MOSI
(OUTPUT)
t DDSPIDM
t HDSPIDM
CPHASE = 0
t SSPIDM
t HSPIDM
MISO
(INPUT)
Figure 31. SPI Master Timing
Rev. D | Page 44 of 56 | April 2013
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